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CoWoS® (Chip-on-Wafer-on-Substrate)
目次
エグゼクティブサマリー
本レポートは、台湾積体電路製造（TSMC）が開発した先進半導体パッケージング技術、CoWoS（Chip-on-Wafer-on-Substrate）について、その技術的基盤、戦略的重要性、市場への影響、そして将来展望を包括的に分析するものである。半導体業界がムーアの法則の物理的・経済的限界に直面する中、性能向上の主戦場は従来の微細化（モノリシックスケーリング）から、異種の半導体チップを一つのパッケージに統合するヘテロジニアスインテグレーションへと移行した。このパラダイムシフトにおいて、CoWoSは中核的な役割を担う技術として台頭し、現代の人工知能（AI）革命を支える不可欠な基盤となっている。
本レポートの主要な結論は以下の通りである。
- 戦略的必然性としてのCoWoS：CoWoSは、単なるパッケージング技術の進化ではなく、ムーアの法則の減速という業界全体の課題に対する戦略的回答である。大規模なモノリシックSoC（System-on-Chip）の製造がコストと歩留まりの面で非現実的になる中、機能を個別の「チップレット」に分割し、それらを高性能に接続するCoWoSのような技術が、性能向上を継続するための唯一の実行可能な道筋となった。
- 技術的優位性と市場支配：TSMCのCoWoSプラットフォームは、シリコンインターポーザを用いた高密度配線により、従来のパッケージング技術では実現不可能な広帯域幅、低遅延、高電力効率を実現する。特に、AIアクセラレータに不可欠な広帯域メモリ（HBM）との統合において、その性能は競合を圧倒している。TSMCは、CoWoS-S、CoWoS-R、CoWoS-Lといった多様なバリアントを提供することで、最高性能を求めるAI市場からコスト効率を重視するネットワーク市場まで、幅広いニーズに対応し、市場での支配的地位を確立した。
- AIエコシステムの核心：NVIDIAのH100/B200やAMDのMI300シリーズといった最先端AIアクセラレータは、CoWoS技術なくしては成り立たない。これらの製品は、CoWoSがもたらす膨大なメモリ帯域幅を前提に設計されており、TSMCとチップ設計企業との間の深い「共同設計」関係を浮き彫りにしている。この共生関係は、技術的な優位性だけでなく、エコシステム全体を巻き込んだ強固な参入障壁を形成している。
- 将来展望：CoWoSの進化は止まらない。TSMCは、3D積層技術であるSoIC（System-on-Integrated-Chips）とCoWoSを組み合わせた「3Dx3D」システムレベルソリューションを推進しており、これによりさらなる性能向上と小型化が可能になる。さらに、System-on-Wafer（SoW）やCoPoS（Chip-on-Panel-on-Substrate）といった次世代技術へのロードマップは、TSMCが単なる製造委託先（ファウンドリ）から、次世代コンピューティングシステムのアーキテクチャを定義するシステムインテグレータへとその役割を進化させていることを示唆している。
結論として、CoWoSはAI時代のコンピューティング性能を定義する上で最も重要な技術の一つであり、TSMCのリーダーシップの源泉である。今後の半導体業界における競争の焦点は、トランジスタの微細化だけでなく、CoWoSを中核とする先進パッケージング技術の革新によって左右されることになるだろう。
第1章 半導体集積化におけるパラダイムシフト
1.1 ムーアの法則の黄昏：モノリシックからマルチチップアーキテクチャへ
半導体業界は半世紀以上にわたり、「ムーアの法則」として知られる経験則に導かれてきた。これは、インテルの共同創業者であるゴードン・ムーアが1965年に提唱したもので、半導体チップに搭載されるトランジスタの数は約2年ごとに倍増するという予測である。この法則は、デジタル技術の驚異的な発展の原動力となり、集積回路の性能向上とコスト削減を牽引してきた。しかし、今日、この法則は物理的および経済的な両面から深刻な限界に直面している。
物理的限界
プロセスの微細化が原子スケールに近づくにつれて（例えば、2nm、1.4nm）、量子トンネル効果などの物理現象が顕著になり、さらなる小型化は指数関数的に困難になっている。トランジスタが小さくなりすぎると、電子が意図せずゲート絶縁膜を通り抜けてしまい、リーク電流が増大し、電力効率が著しく低下する。これらの物理的な壁は、従来の微細化による性能向上のペースを鈍化させる主要な要因となっている。
経済的限界
同時に、経済的な障壁も増大している。最先端の半導体製造工場（ファブ）の建設や新しいプロセスノードの開発には、莫大な設備投資が必要となる。かつては確実に低下していたトランジスタあたりのコストは、最先端ノードでは横ばい、あるいは上昇に転じ始めている。これにより、大規模なモノリシックSoC（System-on-Chip）を単一のチップとして製造することは、歩留まりの低下と設計コストの高騰により、経済的に成り立たなくなりつつある。ムーアの法則の終焉は、物理的な問題であると同時に、深刻な経済的問題でもあるのだ。
この根本的な課題に直面し、半導体業界の戦略は二つの異なる方向に進化し始めた。一つは、新材料やナノシートのような新しいトランジスタアーキテクチャを導入することで、従来の微細化を継続しようとする「モア・ムーア（More Moore）」のアプローチである。もう一つが、微細化だけに頼らず、異なる機能を持つチップや複数のチップを一つのパッケージに統合することでシステム全体の性能を向上させる「モア・ザン・ムーア（More than Moore）」という新しいパラダイムである。CoWoSは、この「モア・ザン・ムーア」を代表する技術である。
この戦略的転換の背景には、明確な論理的帰結がある。まず、単一の巨大な最先端チップは製造が困難で高価であるという問題がある。その解決策として、システムを機能ごとに「チップレット」と呼ばれる小さなブロックに分割する手法が考案された。これらのチップレットは、それぞれ最適なプロセスノードで製造できるため（例えば、演算コアは最先端ノード、I/Oは成熟したノード）、全体の歩留まりが向上し、コストを削減できる。しかし、これにより新たな問題が生じる。それは、これらの分割されたチップレットを、あたかも単一のモノリシックチップであるかのように、いかにして高性能に接続するかという課題である。従来のプリント基板（PCB）を介した接続では、配線が長くなり、信号の遅延や消費電力が大きすぎるため、全く不十分である。この課題を解決するために登場したのが、CoWoSのような先進パッケージング技術である。CoWoSは、高密度かつ低遅延の配線基盤を提供し、チップレット間を緊密に接続することで、システム全体の性能を最大化する「システム・イン・パッケージ（SiP）」を実現する。これにより、パッケージング技術は、単なるチップの保護と外部接続のための後工程から、システムアーキテクチャそのものを定義する中心的な要素へとその役割を変えたのである。
1.2 先進パッケージングの台頭：性能向上の新たなフロンティア
先進パッケージングは、「ヘテロジニアスインテグレーション（異種集積）」を実現する鍵となる技術として急速に重要性を増している。ヘテロジニアスインテグレーションとは、ロジック、メモリ、アナログ、RF（高周波）といった異なる機能や製造プロセスを持つチップレットを、単一のパッケージ内に統合する技術である。市場調査機関は、先進パッケージング市場が2021年から2027年にかけて年平均9.6%という高い成長率を記録すると予測しており、その戦略的重要性がうかがえる。
チップレットアーキテクチャが標準となるにつれて、システム全体の性能は、もはや単一チップのトランジスタ速度だけでなく、パッケージレベルの相互接続が持つ帯域幅、遅延、電力効率によって決定されるようになった。つまり、パッケージは単なる保護用の筐体から、デバイスの性能を左右する「中枢神経系」へと変貌を遂げたのである。
この変化の論理は以下の通りである。モノリシックチップの時代において、性能はチップ内の配線とトランジスタの速度によって決まっていた。しかし、チップレットの時代には、システムはチップ間の接続（チップ間インターコネクト）を持つことになり、この接続がチップ内と同等の性能で動作することが求められる。従来のパッケージングでは、チップ間の電気的経路が長くなり、消費電力も大きくなるため、これが新たな性能のボトルネックとなる。したがって、この新しいボトルネックを最小化できる技術、すなわち、最も短く、最も速く、最も効率的なチップ間接続を提供できる技術が、性能を向上させる上で最も重要な要素となる。これこそが、CoWoSが提供する戦略的価値である。TSMCの劉徳音（Mark Liu）会長が「不足しているのはAIチップではなく、我々のCoWoSの生産能力だ」と述べたことは、この力学の変化を象徴している。パッケージングこそが、AI時代の性能を解き放つ鍵であり、同時に供給の制約要因にもなっているのである。
1.3 CoWoSの登場：2.5D集積化のアーキテクチャ基盤
CoWoS（Chip-on-Wafer-on-Substrate）は、TSMCが2012年に初めて導入した、同社を代表する2.5Dパッケージングソリューションである。その基本概念は、複数のチップ（ダイ）を並べてシリコンインターポーザと呼ばれる中間基板上に配置し、そのインターポーザごと従来のパッケージ基板（サブストレート）に実装するというものである。これは、ロジックダイを垂直に積層する本格的な3D積層技術とも、単にチップをPCB上に配置する従来の2Dパッケージングとも異なる、中間的なアプローチであるため「2.5D」と呼ばれる。
CoWoSの開発は、2009年にTSMCのR&D担当副社長であった蔣尚義（Shang-yi Chiang）氏のリーダーシップのもとで始まった。彼は、将来的にチップ間の配線が性能のボトルネックになることを見越していた。しかし、その道のりは平坦ではなかった。当初、CoWoSは主にその高コストが原因で、市場にほとんど受け入れられなかった。2011年に受けた注文は、FPGAメーカーであるXilinxからの1件のみであった。当時、CoWoSのコストは1平方ミリメートルあたり7セントと非常に高価で、顧客からは「高すぎる」と敬遠され、社内では「冗談」とさえ見なされていた。
技術的なブレークスルーは、CoWoSそのものではなく、その廉価版であるInFO（Integrated Fan-Out）によってもたらされた。AppleがiPhone向けプロセッサにInFOを採用したことで、TSMCの先進パッケージング戦略の有効性が証明され、これが後のAIブームにおけるCoWoSの成功への道を切り開いたのである。
TSMCのCoWoSへの取り組みは、短期的な市場が見えない技術に対して、長期的な視点で巨額の投資を行うという同社の戦略的忍耐力を示している。2009年に1億ドルと400人以上のエンジニアを投じて開発を開始したこの技術は、当初の商業的失敗を乗り越えた。TSMCはCoWoSを放棄するのではなく、そこから要素を「引き算」することで、より低コストのInFOを開発し、重要な顧客（Apple）の課題を解決するという機敏なピボットを見せた。このInFOでの成功が、TSMCの先進パッケージングにおける技術力と経験を維持・向上させた。そして数年後、生成AIの台頭により、CoWoSだけが提供できる膨大なメモリ帯域幅への需要が爆発的に高まった。かつては「高価な失敗作」と見なされた技術が、業界で最も重要なボトルネックとなり、莫大な利益を生む源泉へと変貌したのである。これは、基礎技術への長期的な研究開発が、予期せぬ「キラーアプリケーション」の登場によっていかにして報われるかを示す好例と言えるだろう。
第2章 CoWoSの分解：技術とバリエーション
2.1 コアコンポーネント：シリコンインターポーザ、TSV、マイクロバンプ、RDL
CoWoS技術の性能は、いくつかの主要な構成要素の精密な組み合わせによって実現されている。これらの要素が連携することで、チップレット間の高密度かつ高速な通信が可能となる。
シリコンインターポーザ（Silicon Interposer）
CoWoS-Sの中核をなす部品であり、薄いシリコンの基板である。これは、能動素子であるチップ（ダイ）と、比較的配線密度の低い有機基板との間に介在し、高密度の「ミニPCB」として機能する。シリコンインターポーザの最大の利点は、半導体製造で用いられる微細加工技術（リソグラフィ）を応用して、有機基板では不可能なマイクロメートルスケールの極めて微細な配線を形成できる点にある。これにより、プロセッサと複数のHBM（広帯域メモリ）スタックとの間に数千本もの接続を確立し、テラバイト/秒級の広大な帯域幅を実現することが可能になる。
シリコン貫通ビア（TSV: Through-Silicon Via）
シリコンインターポーザを垂直に貫通する電気的な接続孔である。インターポーザ上面のマイクロバンプ（チップと接続）から下面のC4バンプ（基板と接続）へと信号を伝達する経路を提供する。TSVの長さや、それに伴う寄生容量・インダクタンスは、信号品質や電力損失に直接影響するため、その設計と製造プロセスの最適化が性能を左右する重要な要素となる。
マイクロバンプ（μ-bumps）
直径数十マイクロメートルの微小なはんだボールであり、GPUやHBMといった能動ダイをインターポーザの上面に電気的かつ機械的に接続するために用いられる。その微細さにより、非常に高いI/O（入出力）接続密度を実現できる。
再配線層（RDL: Redistribution Layer）
インターポーザ上（あるいはCoWoS-R/Lではインターポーザそのものとして）に形成される、微細な銅配線とポリマー絶縁膜からなる多層配線構造である。マイクロバンプからの信号を、TSVや他の接続点へと再配置（リダイレクト）する役割を担う。チップ上の微細なパッド配置を、パッケージレベルのより大きなピッチへと「ファンアウト」させるために不可欠である。
これらのコンポーネントの組み合わせは、現代の高性能チップが持つ超高密度のI/O（マイクロメートル単位）と、従来のパッケージ基板が持つ比較的粗い配線（数十〜数百マイクロメートル単位）との間の根本的なスケールの不一致を解決する。シリコンインターポーザは、これら二つのスケール間の「翻訳機」あるいは「アダプタ」として機能する。具体的には、GPUやHBMが持つ数千もの高密度な接続を上面で受け止め、RDLとTSVを用いて信号を再配線し、下面のより間隔の広いC4バンプのグリッドへと変換する。この変換されたグリッドは、有機基板でも扱うことが可能である。このようにして、CoWoSは接続密度のギャップを埋め、AIアクセラレータが必要とする膨大な帯域幅を実現しているのである。
2.2 CoWoSファミリー：比較分析
TSMCは、コスト、性能、サイズといった市場の多様な要求に応えるため、CoWoS技術を複数のバリエーションへと進化させてきた。これらは単なる線形的な進化ではなく、異なる市場セグメントに最適化された戦略的なポートフォリオを形成している。
2.2.1 CoWoS-S (Silicon Interposer)
CoWoS-Sは、CoWoSファミリーの元祖であり、最高の性能を提供するバージョンである。一枚岩（モノリシック）のシリコンインターポーザを使用し、最高の配線密度を実現する。大規模なGPUと複数のHBMスタックを接続するなど、絶対的な性能が求められるアプリケーションに最適であり、NVIDIAのH100などで採用されている。しかし、その主な欠点は高コストと、インターポーザのサイズがリソグラフィの露光装置の限界（レチクルサイズ、約850 $mm^2$）を超えると歩留まりが著しく低下する点にある。
2.2.2 CoWoS-R (RDL Interposer)
CoWoS-Rは、高価なシリコンインターポーザを、ポリマーと銅配線で構成される有機的なRDLインターポーザに置き換えたバージョンである。これにより、コストが大幅に削減されるだけでなく、インターポーザ自体が柔軟性を持つため、チップと基板間の熱膨張係数（CTE）の違いに起因する機械的ストレスを緩和する効果もある。配線密度はCoWoS-Sに劣るものの、ネットワーク用SoCなど、コスト効率が重視されるアプリケーションにとって魅力的なソリューションとなっている。
2.2.3 CoWoS-L (Local Silicon Interconnect)
CoWoS-Lは、大規模システム向けの次世代技術として位置づけられるハイブリッドアプローチである。電力供給や長距離信号配線のために、大型で低コストな有機RDLインターポーザをベースとし、超広帯域幅が必要な箇所（例えば、2つのGPUダイ間）にのみ、高密度な「ローカル・シリコン・インターコネクト（LSI）」と呼ばれる小さなシリコンブリッジを埋め込む。これにより、重要な接続部分ではシリコンの性能を享受しつつ、全体としては有機インターポーザのコストとサイズの利点を活かすという、「両方の世界の良いとこ取り」を実現する。この技術は、NVIDIAのデュアルダイ構成のBlackwell GPUを実現する上で不可欠な要素となっている。
S、R、Lという異なるバリエーションの存在は、TSMCが単一技術を改良しているのではなく、市場セグメントごとに最適化されたパッケージングソリューションのポートフォリオを構築していることを示している。これにより、最高性能のAI市場（CoWoS-S/L）から、コストに敏感なネットワーク市場（CoWoS-R）まで、より広範な顧客を獲得することが可能となる。このポートフォリオアプローチは、あるバリエーションで得られた知見（例えばCoWoS-RでのRDL技術）を他のバリエーション（CoWoS-Lの有機インターポーザ）に応用できるという強力な好循環を生み出し、競合他社に比べて迅速な技術革新と市場対応を可能にしている。
表2.1: CoWoSバリエーションの比較
| 属性 | CoWoS-S | CoWoS-R | CoWoS-L |
|---|---|---|---|
| インターポーザ材料 | シリコン（モノリシック） | 有機ポリマー（RDL） | 有機RDL + 埋め込みシリコンブリッジ（LSI） |
| インターコネクト技術 | TSV、微細配線 | RDL | LSI、RDL、TIV (Through Interposer Via) |
| 最大インターポーザサイズ | ~3.3 × レチクルサイズ (~2700mm²) | >3.3 × レチクルサイズ | >5.5 × レチクルサイズ（将来） |
| 相対コスト | 高 | 低 | 中〜高 |
| 相対性能/密度 | 最高 | 中 | 高 |
| 主要アプリケーション | ハイエンドAI/HPC (例: NVIDIA H100) | ネットワーク、コスト重視のSoC | 大規模マルチダイAI/HPC (例: NVIDIA B200) |
2.3 製造プロセス：KGDから最終組み立てまで
CoWoSの製造は、複数の精密な工程からなる複雑なプロセスである。
- インターポーザの製造：まず、CoWoS-Sの場合はシリコン、CoWoS-L/Rの場合は有機/LSIのインターポーザが製造される。この段階で、RDLやTSVが形成される。
- 良品ダイ（KGD: Known-Good-Die）のテスト：個々のチップレット（GPU、HBMなど）は、組み立て前に厳格にテストされる。これは、一つでも不良なダイを実装してしまうと、高価なパッケージ全体が無駄になってしまうため、歩留まりを確保する上で極めて重要な工程である。
- チップ・オン・ウェーハ（CoW）ボンディング：KGDがインターポーザ上に高精度で配置され、マイクロバンプを用いて接合される。この工程には、熱と圧力を精密に制御する熱圧着ボンディング（TCB）技術が用いられる。
- モールディングとアンダーフィル：ダイ間の隙間には、機械的な安定性を確保し、熱ストレスを緩和するためにアンダーフィル樹脂が充填される。
- 基板への実装（on-Substrate - oS）：完成したダイとインターポーザの集合体は、反転されて、より大きなC4はんだボールを用いて最終的なパッケージ基板（通常は有機BGA基板）に実装される。
- 最終組み立て：熱管理のためにヒートスプレッダやリッドが取り付けられ、最終的なパッケージは電気的特性、信号品質、熱的信頼性について広範なテストを受ける。
この一連のプロセスは、従来の「前工程（ウェーハ製造）」と「後工程（組み立て・テスト）」の境界を曖昧にするものである。特に、インターポーザの製造には前工程のリソグラフィ技術が用いられるが、全体としては組み立てプロセスである。このユニークなハイブリッド性こそが、両方の分野に深い専門知識を持つTSMCのようなファウンドリが、従来の後工程専門企業（OSAT）に対して大きな優位性を持つ理由である。TSMCは、最も重要で価値の高い工程を自社で一貫して管理することで、品質と信頼性を保証している。生産能力を拡大するために、最終的な「on-Substrate」工程の一部をOSATに委託することもあるが、中核技術の主導権は維持している。これにより、ファウンドリがウェーハ製造と先進パッケージングの両方から価値を創出する、強力な「ファウンドリ2.0」ビジネスモデルが確立されている。
第3章 CoWoSの実践：世界最先端チップを駆動する力
3.1 ケーススタディ：NVIDIAのAIアクセラレータ
NVIDIAのGPUアーキテクチャの進化は、TSMCのCoWoS技術の進化と密接に連携してきた。AIのワークロードは、計算能力そのものよりも、いかに速くデータを計算コアに供給できるかというメモリ帯域幅によって性能が制約される「メモリバウンド」な特性を持つ。CoWoSは、膨大なメモリ帯域幅を実現することで、この課題に直接的に応える技術である。
3.1.1 Hopperアーキテクチャ (H100/H200) とCoWoS-Sの成熟
NVIDIA H100 GPUは、CoWoS-S技術の成功を象徴する製品である。TSMCの4Nプロセスで製造された一つの巨大なGPUダイと、最大6スタックのHBM3メモリを、一枚の大きなシリコンインターポーザ上に統合している。これにより、3 TB/sを超えるメモリ帯域幅を達成し、大規模なAIモデルの学習において圧倒的な性能を発揮する。このような緊密な統合は、従来のパッケージング技術では不可能であり、H100の性能の根幹をなしている。
3.1.2 Blackwellの飛躍 (B200/GB200)：デュアルダイ統合にCoWoS-Lが不可欠な理由
Blackwellアーキテクチャは、NVIDIAにとって根本的な設計思想の転換を意味する。単一の巨大なGPUダイに代わり、レチクルサイズに近い巨大なGPUダイを2つ接続し、単一のGPUとして機能させるデュアルダイ構成を採用している。
この設計がもたらす課題は、2つのダイ間を極めて広帯域かつ低遅延で接続する必要があることである。NVIDIAはこの接続に10 TB/sという驚異的な帯域幅を要求した。2つの巨大なダイと8スタックのHBM3Eメモリをすべて搭載できるモノリシックなCoWoS-Sインターポーザを製造しようとすると、そのサイズはレチクル限界をはるかに超え、天文学的なコストと、歩留まりを著しく悪化させる欠陥のリスクに直面する。
この課題を解決したのがCoWoS-Lである。CoWoS-Lは、全体的な接続には大型の有機基板を使用しつつ、2つのGPUダイ間という最も広帯域幅が求められる箇所にのみ、高密度なシリコンブリッジ（LSI）を配置する。これにより、完全なシリコンインターポーザのコストと歩留まりのペナルティを負うことなく、必要な場所に10 TB/sの超高速インターコネクトを提供することが可能となった。NVIDIAのBlackwell製品ロードマップは、今やこのデュアルダイCoWoS-L設計を中心に構築されており、CoWoS-Lが次世代AIハードウェアを実現するための必須技術であることを示している。
NVIDIAとTSMCの関係は、単なる顧客と供給者の関係を超えている。それは、将来のGPUアーキテクチャと将来のパッケージング技術が一体となって設計される、深い共生的な共同設計パートナーシップである。NVIDIAのアーキテクチャロードマップはTSMCのパッケージングロードマップに依存し、TSMCのパッケージング事業はNVIDIAの需要によって牽引される。NVIDIAは、TSMCが提供できるCoWoS-Lインターコネクトの正確な電気的・物理的特性を把握しなければ、BlackwellのようなデュアルダイGPUを設計することはできない。同様に、TSMCも、NVIDIAのような主要パートナーが要件（帯域幅、電力、サイズ）を定義し、研究開発と設備投資を正当化するのに十分な量産を約束しなければ、CoWoS-Lのような技術を開発することはできない。ダイのレイアウト、インターポーザの設計、熱対策ソリューションに関するこの緊密な協力関係は、競合他社が容易に模倣できない、非常に高い参入障壁を築いている。代替ファウンドリは、単に「類似の」パッケージング技術を提供するだけでは不十分で、10年以上にわたって築き上げられてきたこの共同設計エコシステム全体を再現する必要がある。これがNVIDIAをTSMCに深く結びつけ、TSMCの独占的地位を強固なものにしているのである。
3.2 ケーススタディ：AMDのInstinctアクセラレータ
AMDのInstinct MI300シリーズは、TSMCの3DFabricポートフォリオ全体を活用し、NVIDIAとは異なる、より複雑なヘテロジニアスインテグレーションへのアプローチを体現している。
MI300Xアクセラレータは、NVIDIA製品と同様にCoWoSパッケージを基盤として使用する。4つのI/Oダイ（IOD）と8スタックのHBMを大型のインターポーザ上に配置している。しかし、その最大の特徴は、I/Oダイの上に、TSMCの本格的な3D積層技術であるSoIC（System-on-Integrated-Chips）を用いて、最大8つの演算チップレット（XCD）を垂直に積層している点にある。SoICは、ダイ同士を直接、銅（Cu）で接合するハイブリッドボンディング技術であり、従来のバンプ接続よりもはるかに高密度な接続を可能にする。
NVIDIAのBlackwellが2.5D統合の限界（水平方向への拡張、「スケールアウト」）を押し広げているのに対し、AMDのMI300は2.5Dと3Dを組み合わせたハイブリッド統合（水平方向と垂直方向への拡張、「スケールアウト」と「スケールアップ」）の限界を押し広げている。このアプローチにより、MI300はTSMCの3DFabricエコシステムの潜在能力を最大限に引き出すショーケースとなっている。2.5D（CoWoS）と3D（SoIC）は互いに排他的な技術ではなく、組み合わせて使用することで、より複雑で強力なシステムを構築できることを証明している。
AMDのチップレット戦略は、EPYC CPUで先駆的に導入され、成功を収めたが、MI300ではそれがGPUにも適用されている。多数の小さな演算ダイをI/Oおよびメモリと接続する必要があったが、純粋な2.5Dアプローチでは巨大なインターポーザが必要となり、非効率であった。そこで、SoICを用いて演算ダイをI/Oダイの上に垂直に積層することで、パッケージのフットプリントを劇的に縮小し、演算ユニット間の重要なデータパスを短縮することに成功した。そして、この3D積層されたアセンブリ全体が、HBMと接続するためにCoWoSインターポーザ上に配置される。この「3Dx3D」システム（3Dスタックを2.5Dパッケージに搭載）は、TSMCの3DFabricが可能にする、モジュール化された階層的な未来のシステム設計の姿を示している。
表3.1: 主要AIアクセラレータにおけるCoWoSの適用例
| 製品名 | 企業 | アーキテクチャ | 主要チップレット | パッケージング技術 | 主要性能指標 |
|---|---|---|---|---|---|
| NVIDIA H100 | NVIDIA | Hopper | 1 x GPU + 6 x HBM3 | CoWoS-S | メモリ帯域幅: >3 TB/s |
| NVIDIA B200 | NVIDIA | Blackwell | 2 x GPU + 8 x HBM3E | CoWoS-L | メモリ帯域幅: >8 TB/s、GPU間帯域幅: 10 TB/s |
| AMD MI300X | AMD | CDNA 3 | 8 x XCD (3D積層) + 4 x IOD + 8 x HBM3 | SoIC + CoWoS-S | メモリ帯域幅: 5.3 TB/s |
第4章 競争の舞台とTSMCの戦略的優位性
4.1 Intelの対抗技術：EMIBとFoverosの評価
Intelは、TSMCのCoWoSに対抗するため、主に2つの先進パッケージング技術を提供している。
EMIB (Embedded Multi-die Interconnect Bridge)
Intelの2.5Dソリューションであり、機能的にはTSMCのCoWoS-Lに類似している。有機基板内に小さなシリコンブリッジを埋め込み、ダイ間を接続する。完全なシリコンインターポーザを使用するよりもコスト効率が高く、スケーラブルなアプローチとされる。事実、TSMCがCoWoS-Lでブリッジベースのアプローチを採用したことは、Intelが2017年にEMIBで先駆けた思想を追随したものと見なすこともできる。
Foveros
Intelの3D積層技術であり、TSMCのSoICに相当する。ロジックチップレットのフェイス・トゥ・フェイス（対面）積層を可能にする。
しかし、Intelは技術的に同等か、あるいは先駆的なソリューションを有しているにもかかわらず、外部顧客向けの量産規模、歩留まり、商業的成功の面でTSMCに後れを取っている。現在、Intelはファウンドリサービス事業の一環として、TSMCのCoWoSで設計された製品を直接Foverosに移植できると主張し、顧客獲得に努めているが、業界では一つの製品でファウンドリとパッケージング提供者を混在させることへの懐疑的な見方が根強い。
4.2 Samsungの挑戦：I-Cubeプラットフォーム
Samsungの2.5Dパッケージングソリューションは「I-Cube」と呼ばれている。これは技術的にCoWoS-Sに類似しており、シリコンインターポーザを用いてロジックとHBMを統合する。Samsungは、より高度な3Dパッケージング技術（X-Cube）も開発している。しかし、歴史的にSamsungは最先端プロセスノードの歩留まりとパッケージング技術の成熟度、そして生産能力の両面でTSMCに遅れをとってきた。
一方で、AIの爆発的な需要によりTSMCのCoWoS生産能力が極端に不足していることが、Samsungにとって大きな好機となっている。供給不足を補うため、NVIDIAはサプライチェーンを多様化する目的で、一部の2.5DパッケージングをSamsungに発注したと報じられている。これは、Samsungが自社の技術力を証明し、ハイエンドAI市場で足場を築くための重要な機会となる可能性がある。
4.3 TSMCの支配的地位の分析：技術を超えたエコシステム、規模、共同設計
競合他社であるIntelやSamsungが、仕様上はCoWoSに類似した技術を持っているにもかかわらず、TSMCが市場で独占的な地位を築いている理由は、単一の技術仕様だけでは説明できない。TSMCの優位性は、模倣することが極めて困難な複数の要素の組み合わせによって構築されている。
実行力と信頼性
TSMCの強みは、技術を研究室の試作品から、予測可能な歩留まりと納期で大規模に量産する「工業化」の能力にある。TSMCはCoWoSに関して10年以上の量産経験を蓄積しているのに対し、競合他社はまだ生産規模の拡大途上にある。NVIDIAのGPUのような数十億ドル規模の製品ラインにとって、信頼性は最優先事項である。たとえ競合が低価格を提示したとしても、歩留まりの問題や納期の遅延といったリスクを考慮すれば、顧客は実績のあるTSMCの「証明された道」を選ぶ傾向が強い。TSMCの独占は、技術だけでなく「信頼」によっても支えられている。
エコシステムの濠
第3章で述べたように、NVIDIAのような主要顧客との緊密な共同設計パートナーシップは、強力なロックイン効果を生み出す。Intelのファウンドリサービスが苦戦している一因は、EMIBやFoveros向けの設計プロセスがCoWoS向けとは異なり、顧客がエコシステムの乗り換えに躊躇するためである。このエコシステムは、単なる技術供与ではなく、長年にわたる信頼と協力関係の上に成り立っており、これが強固な競争上の「濠（ほり）」となっている。
好循環（フライホイール効果）
成功がさらなる成功を生む。NVIDIAからの大量受注により、TSMCは研究開発と生産能力にさらなる投資を行うことができ、それが技術の向上とコスト低減につながる。その結果、さらに多くの顧客を惹きつけ、その収益が再び研究開発に投じられる。この好循環（フライホイール）は、一度回り始めると競合他社が参入するのを非常に困難にする。
表4.1: 競合する先進パッケージング技術の概要
| 属性 | TSMC | Intel | Samsung |
|---|---|---|---|
| 企業 | TSMC | Intel | Samsung |
| 2.5D技術名 | CoWoS (-S, -R, -L) | EMIB | I-Cube |
| 3D技術名 | SoIC | Foveros | X-Cube |
| コアコンセプト | モノリシック/ブリッジ型インターポーザ | 埋め込み型ブリッジ | モノリシックインターポーザ |
| 市場採用状況 | 独占的（NVIDIA, AMDなど） | 主に自社製品、外部拡大中 | 限定的だが拡大中（NVIDIAの二次供給） |
第5章 障壁の克服：CoWoS実装における主要な課題
CoWoS技術は絶大な性能を提供する一方で、その実装には製造、熱、電気、生産能力の各面で深刻な課題が伴う。これらの課題を克服する能力こそが、TSMCの競争優位性の源泉となっている。
5.1 歩留まりの方程式：大規模インターポーザにおける複雑性の管理
大規模なシリコン片であるインターポーザの製造は、本質的に困難を伴う。たった一つの欠陥がインターポーザ全体を不良品にし、その上に実装された高価なKGDもろとも廃棄せざるを得なくなる可能性がある。これは歩留まりを低下させ、コストを押し上げる主要因である。また、テストの複雑性もモノリシックチップとは比較にならない。組み立て後に、個々のダイだけでなく、TSVやマイクロバンプを含むすべての相互接続が正常に機能するかを検証する必要がある。
5.2 熱のボトルネック：高密度パッケージにおける熱放散
高性能なチップとHBMスタックを極めて近接して配置すると、膨大な熱密度が発生する。単一のCoWoSパッケージが数キロワットもの電力を消費することもあり、この熱を効率的に放散できなければ、性能の低下（サーマルスロットリング）や物理的な損傷を引き起こす。さらに、シリコンダイ、インターポーザ、有機基板といった異なる材料間の熱膨張係数（CTE）の不一致は、パッケージの反りや機械的ストレスを引き起こし、接続不良の原因となりうる。この問題に対処するため、高性能な熱伝導材料（TIM）、ヒートスプレッダ、さらにはマイクロ流体冷却のような革新的な冷却ソリューションが不可欠となる。
5.3 電気的完全性：超高速での信号・電力供給の確保
CoWoSが扱う高速なデータレートでは、信号品質（シグナルインテグリティ）を維持することが大きな課題となる。TSVやRDLに付随する寄生抵抗、容量、インダクタンスが信号を劣化させ、帯域幅を制限する可能性がある。同様に、電力供給の安定性（パワーインテグリティ）も極めて重要である。チップが急激に電流を消費する際に、パッケージは安定した低電圧電力を供給し続けなければならず、電圧降下（ボルテージドループ）を防ぐための高度な設計が求められる。
5.4 生産能力の逼迫：飽くなきAI需要への対応
AIの爆発的な成長は、CoWoSに対する供給をはるかに上回る需要を生み出した。TSMCのCoWoS生産能力は2025年まで完全に予約で埋まっていると報告されている。同社は生産能力の増強を急ピッチで進めており、2024年には倍増、2026年までには3倍近くに拡大する計画だが、供給不足は当面続くと予想されている。この生産能力の制約は、今やAIハードウェア業界全体の最大のボトルネックとなっている。
これらの深刻な課題—歩留まり、熱、電気、そして生産能力の増強に必要な莫大な資本—は、TSMCにとって単なる問題ではない。それらこそが、競合他社が容易に追随することを阻む、TSMCの独占的地位を守るための参入障壁そのものである。競合がCoWoSのようなサービスを提供するためには、まずこれらの極めて困難で多岐にわたる技術的課題を解決しなければならない。高い歩留まりを達成するための製造プロセスの習熟には、長年の経験とデータの蓄積が必要である。堅牢な熱・電力供給ソリューションの開発には、顧客のチップ設計との深いレベルでの統合が不可欠である。そして、必要な生産能力を構築するには、数十億ドル規模の投資と数年の歳月を要する。TSMCは、これらの課題を大規模に解決する上で10年以上の先行優位性を持っており、蓄積された専門知識と設備投資に基づいた、他社が容易には崩せない強固な競争上の濠を築き上げているのである。
第6章 未来への軌跡：TSMCの3DFabricと次世代パッケージング
6.1 「3Dx3D」ビジョン：CoWoS (2.5D) とSoIC (3D) の統合
TSMCの包括的な戦略は、「3DFabric」というブランド名で集約されている。これは、前工程の3D積層技術（SoIC）と、後工程の2.5Dパッケージング技術（CoWoS、InFO）を組み合わせた、一連の技術群である。AMDのMI300は、このビジョンを実現した最初の主要製品であり、SoICを用いて演算チップレットを積層し、CoWoSを用いてそれらをHBMと統合している。このアプローチにより、設計者はシステムの異なる部分に対して、最適な統合方法（垂直積層か水平配置か）を選択できるようになり、システム最適化の新たな次元が開かれる。
6.2 未来へのロードマップ：SoW、CoPoS、そして光インターコネクト
TSMCのロードマップは、現在のCoWoS技術をはるかに超える未来を見据えている。
インターポーザの巨大化
TSMCは、CoWoSインターポーザのサイズを劇的に拡大する計画である。現在の3.3倍レチクルサイズから、2026年には5.5倍、2027年までには8倍以上に拡大し、さらに大規模で複雑なシステムの実現を目指している。
SoW (System-on-Wafer)
CoWoSの新たな進化形として、300mmウェーハとほぼ同サイズの巨大なチップを製造する技術である。これは、次世代のデータセンター向けに構想されている。
CoPoS (Chip-on-Panel-on-Substrate)
ウェーハサイズの制約を克服するための、次なる論理的な進化である。円形のウェーハの代わりに、600mm x 600mmといった大型の長方形パネルを用いてパッケージングを行う。これにより、面積の利用効率が向上し、ウェーハ端の無駄が削減されるため、非常に大規模なシステムのコストを低減できる。2026年にはパイロットラインの稼働が計画されている。
光インターコネクト
長期的には、電気配線が帯域幅と距離の限界に達するため、光通信技術の導入が不可欠となる。Co-packaged optics (CPO) は、フォトニクスICをSoICのような技術を用いて電子ICと直接統合し、チップ間やシステム間の通信を光で行う技術であり、AIや広帯域通信アプリケーションにおける将来の有望な方向性を示している。
6.3 半導体バリューチェーンへの戦略的影響
3DFabricの推進により、TSMCは単なる部品メーカー（ファウンドリ）から、システムレベルの統合プラットフォームを提供する企業へとその役割を変化させている。CoWoSやSoICといったアーキテクチャの構成要素と、3Dbloxのような設計ルールを提供することで、TSMCは次世代コンピューティングシステムがどのように構築されるかを定義する存在になりつつある。
歴史的に、システムアーキテクチャはチップ設計者（NVIDIA、AMD）やシステムインテグレータ（Dell、HPE）の領域であり、ファウンドリは仕様通りのシリコンを製造する役割に留まっていた。しかし、チップレットと先進パッケージングの時代においては、パッケージ内の物理的なレイアウトと相互接続が、システムの性能そのものを決定する。TSMCは、パッケージング技術と設計キットを支配することで、システムアーキテクチャの策定プロセスに積極的に関与するようになった。これは、ファウンドリの役割を、受託製造業者から戦略的な技術パートナーであり、システムイネーブラーへと昇華させるものである。「ファウンドリ2.0」モデルとは、単にウェーハを販売するのではなく、統合されたシステムレベルのソリューションを販売するビジネスモデルなのである。
結論と戦略的提言
本分析を通じて、TSMCのCoWoSが単なる一パッケージング技術ではなく、AI時代を可能にする重要な基盤技術であり、同社の現在の市場支配力の源泉であることが明らかになった。ムーアの法則に基づく微細化の進展が鈍化する中で、CoWoSは性能向上の新たな道筋を示し、半導体業界のパラダイムを根本から変革した。
NVIDIAやAMDの最先端AIアクセラレータは、CoWoSが提供する広大なメモリ帯域幅を前提としており、この技術なくしては今日のAI革命は起こり得なかったであろう。TSMCがCoWoS-S、-R、-Lといった多様な選択肢を提供し、さらに3D積層技術SoICと統合する3DFabricエコシステムを構築したことは、同社が顧客の多様なニーズに応え、技術的リーダーシップを維持するための戦略的な深慮を示している。
IntelのEMIBやSamsungのI-Cubeといった競合技術が存在するにもかかわらず、TSMCが独占的な地位を維持している理由は、技術仕様の優位性だけでなく、10年以上にわたる量産経験に裏打ちされた実行力、高い歩留まりと信頼性、そして主要顧客との緊密な共同設計エコシステムにある。これらの要素が組み合わさることで、競合他社が容易には模倣できない強固な参入障壁が形成されている。
今後のコンピューティング性能の進化は、もはやトランジスタを縮小することだけでは達成できない。その未来は、3DFabricのような先進パッケージングプラットフォームが可能にするアーキテクチャの革新にかかっている。次なる10年の半導体業界における戦略的な主戦場は、ナノメートルの微細化競争から、パッケージレベルのマイクロメートル単位の相互接続技術へと移行していくことは間違いない。CoWoSとその進化形は、その戦いの中心にあり続けるだろう。
